Pasiūlytas būdas dvigubai sumažinti 3D tranzistorių užimamą plotą (0)
Mokslininkai iš Singapūro Mokslų, technologijų ir tyrimų agentūros (A*STAR) sukūrė naują 3D puslaidininkių komponavimo metodiką, kuri leidžia sumažinti erdvinių tranzistorių užimamą plotą, praneša portalas "Phys.org".
Prisijunk prie technologijos.lt komandos!
Laisvas grafikas, uždarbis, daug įdomių veiklų. Patirtis nebūtina, reikia tik entuziazmo.
Sudomino? Užpildyk šią anketą!
Mokslininkai jau pademonstravo, kaip galima sukurti paprasčiausią loginį elementą, kurio pagrindą sudaro vienas nanolaidininkas ir du vertikaliai išdėstyti tranzistoriai. Pasiūlytoje schemoje elektros srovė prateka tuo atveju, jei įtampa abiejose užtūrose yra aukšta. Esant žemai įtampai, elektros srovė neprateka.
Dėl to, jog tranzistoriai patalpinami vertikaliai, jų užimamas plotas sumažėja dvigubai. Perspektyvoje pasiūlyta Singapūro mokslininkų metodika gali būti panaudota elektroninėse schemose su 3D struktūra.